La montée en demande pour l'IA générative, le calcul haute performance (HPC) et les GPU avancés déclenche un nouveau type de défi dans la chaîne d'approvisionnement — non pas dans la fabrication de silicium, mais dans l'emballage avancé des puces.

Plus précisément, une technologie appelée CoWoS (Chip-on-Wafer-on-Substrate), développée par TSMC, fait face à des limites de capacité qui menacent de retarder les progrès dans les applications de calcul de nouvelle génération.

L'emballage avancé de calcul fait référence au processus complexe de combinaison de plusieurs chiplets ou dies — souvent issus de différents nœuds ou fournisseurs — en un seul package haute performance. Ces packages sont essentiels au fonctionnement des processeurs de pointe utilisés dans les modèles d'IA, l'infrastructure cloud et les systèmes autonomes.

La technologie CoWoS de TSMC permet une intégration hétérogène, empilant la mémoire à large bande passante (HBM) et les dies logiques avec une densité et une efficacité extrêmes. Cependant, la phase d'emballage est devenue un goulot d'étranglement majeur. Contrairement à la fabrication de wafers, qui a bénéficié d'investissements massifs, la capacité d'emballage a pris du retard — créant ce que les analystes appellent une « crise de l'emballage de calcul ».

Les principaux défis qui accentuent la pression sur l'emballage avancé incluent :

• Demande exponentielle pour les puces d'entraînement IA (ex. Nvidia H100/H200, AMD MI300)
• Disponibilité limitée des interposeurs et substrats compatibles HBM
• Contraintes thermiques et d'alimentation à des densités ultra-élevées
• Délais longs et taux de défauts élevés dans les flux de travail d'emballage 2.5D/3D

Les acteurs majeurs comme Nvidia, AMD et Intel s'efforcent de sécuriser la capacité d'emballage, certains explorant même des investissements internes ou des partenariats alternatifs avec des fonderies. Parallèlement, des spécialistes de l'emballage avancé tels qu'ASE Technology et Amkor étendent leurs opérations pour répondre à la demande mondiale.

Au-delà de CoWoS, d'autres formats d'emballage avancé tels que FOWLP (Fan-Out Wafer Level Packaging), EMIB et 3D SoIC (System-on-Integrated-Chip) attirent l'attention comme alternatives évolutives. Pourtant, CoWoS reste la référence pour les applications multi-dies à large bande passante, et les pénuries dans ce domaine pourraient avoir des répercussions dans les secteurs dépendant de l'IA générative et du calcul en temps réel.

Les observateurs de l'industrie soutiennent que le goulot d'étranglement dans l'emballage des puces met en lumière un angle mort stratégique : alors que les fabs de wafers ont reçu des milliards d'investissements dans le cadre des CHIPS Acts et programmes similaires, l'emballage avancé n'a pas bénéficié de la même urgence ni des mêmes financements — malgré son importance équivalente pour la performance des semi-conducteurs.

Pour l'industrie de l'emballage au sens large, cette crise est un signal : l'emballage avancé n'est pas qu'un processus en aval — c'est une frontière clé de l'innovation, nécessitant ses propres chaînes d'approvisionnement, écosystèmes de R&D et stratégies d'investissement. Que ce soit dans les semi-conducteurs ou les produits pharmaceutiques, le rôle de l'emballage dans la performance et l'évolutivité des produits n'a jamais été aussi central.